富山高等専門学校

Verilog‐HDLによるテストベンチ : アサーション検証の効率化のために

枝均著. -- テクノプレス, 2006. <BB01166773>
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No. 巻号 所蔵館 配置場所 請求記号 資料ID 状態 コメント 返却予定日 予約
0001 富山(射水) 研究室 549.7||E21||Ve 0100708999 研究室 0件
No. 0001
巻号
所蔵館 富山(射水)
配置場所 研究室
請求記号 549.7||E21||Ve
資料ID 0100708999
状態 研究室
コメント
返却予定日
予約 0件

書誌詳細

標題および責任表示 Verilog‐HDLによるテストベンチ : アサーション検証の効率化のために / 枝均著
Verilog‐HDL ニ ヨル テスト ベンチ : アサーション ケンショウ ノ コウリツカ ノ タメ ニ
出版・頒布事項 西東京 : テクノプレス , 2006.4
形態事項 vi, 203p : 挿図 ; 21cm
巻号情報
ISBN 4924998664
その他の標題 異なりアクセスタイトル:Verilog‐HDLによるテストベンチ : アサーション検証の効率化のために
ヴェリログ エイチディーエル ニ ヨル テスト ベンチ : アサーション ケンショウ ノ コウリツカ ノ タメ ニ
学情ID BA77034756
本文言語コード 日本語
著者標目リンク 枝, 均
エダ, ヒトシ <NC:DA13854756>
分類標目 電子工学 NDC8:549.7
分類標目 電子工学 NDC9:549.7
件名標目等 集積回路||シュウセキカイロ